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【2h】

Area Efficient 1-Bit Comparator Design by using Hybridized Full Adder Module based on PTL and GDI Logic

机译：采用基于pTL和GDI逻辑的混合全加器模块进行面积有效的1位比较器设计

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作者
Anjali Sharma; Richa Singh; Pankaj Kajla;
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年度 2014
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